djg/verilated-rs: Verilator Porcelain

J'étais sur que ça existait : Verilator en Rust.
Faudra tester à l'occasion.
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Journées thématiques du Smart-Home au Smart City - Webinars Le 1er juin 2021

Durant le mois du juin 2021, UNIVEERS vous propose des webinaires sur les thématiques de l'énergie et des réseaux locaux intelligents.

Plusieurs conférenciers interviendront afin de présenter l'apport d'une gestion intelligente des réseaux électriques de tailles diverses (Smart-Home, Smart-Building, Smart-District, Smart-City) et ses conséquences au niveau national (transition énergétique). Des posters des études menées sur l'ensemble du territoire français sur les Smart-Grid, du Smart-Home au Smart-City, seront également présentés.



Découvrez 8 conférences en ligne gratuites (webinaires) pour :

  • comprendre les enjeux de la transition énergétique au niveau des réseaux locaux électriques intelligents.
  • devenir acteur de cette mutation pour rendre votre habitation plus écologique et économe.
  • imaginer notre quartier, notre village, notre ville de demain qui sera un lieu d'échange énergétique à la fois plus humain(e) et moins dépendant(e).





Ce mois est organisé en lien avec le projet UNIVEERS (UNIVersité et Ecogelec d'Energies Renouvelables et Smart-building) de l'Université de Limoges. Il financé par la région Nouvelle-Aquitaine et des fonds européens dans le but d'étudier l'efficacité énergétique d'un réseau intelligent d'un bâtiment (maison ou building). Il est mené en partenariat entre l'Université de Limoges (le laboratoire de recherche Xlim, l'école d'ingénieur Ensil-Ensci et l'IUT du Limousin) et la société Ecogelec. (UNIVersité et Ecogelec d'Energies Renouvelables et Smart-building) de l'Université de Limoges.

Pour plus d'informations et vous inscrire, cliquez ici.



Using Xilinx Open Source FPGA Toolchain on Docker Containers | by Carlos Eduardo | Apr, 2021 | Medium

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alainmarcel/Surelog: SystemVerilog 2017 Pre-processor, Parser, Elaborator, UHDM Compiler. Provides IEEE Design/TB C/C++ VPI and Python AST API. Compiles on Linux gcc, Windows msys2-gcc & msvc, OsX

Un parseur SystemVerilog
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Using Docker To Sail Through Open-Source Xilinx FPGA Development | Hackaday

Super diagramme résumant la situation de l'open-source dans les FPGA.
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Panorama des Langages de Description de Matériel - ELSYS Design

Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).
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Affiliation with Clash - Google Docs

Le langage de description matériel Clash est désormais affilié à la fondation Haskell.
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Tales from Beyond the Register Map: A first look at Edalize for ASIC flows

« it’s now possible to create an ASIC using only open source code and tools»
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caravel

Des sources du projet caravel pour produire son propre ASIC dans sa cave.
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Projects / Platform-independent core collection · Open Hardware Repository

Une foule (immense !) de modules VHDL open source.
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GDS3D

Un logiciel permettant de visualiser les composants au format GDSII.
Le GDSII est un peu le GERBER du silicium.
https://en.wikipedia.org/wiki/GDSII
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SYZYGY - Next generation FPGA connectivity

Un nouveau standard de connecteur pour les FPGA. Entre le PMOD et le FMC.
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FABulous

Houlala mais attendez, il n'y a pas que Princeton dans la course aux FPGA OpenSource. Il y a aussi Manchester en Angleterre !
D'après l'historique des commit ils sont parti un peu avant Princeton puisqu'ils commencent en août 2020.
Voila qui devient sacrément intéressant !
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Princeton Reconfigurable Gate Array - PRGA

L'université de Princeton était jalouse du succès de Berkeley avec leur RiscV. Du coup ils ont sorti une spécification open source de FPGA !
Avec PRGA il est possible de construire son propre fpga à partir d'un script en python. Le code est généré sous forme de Verilog et est ... synthétisable ou transformable en ASIC.
Nous ne sommes plus très loin de la singularité OpenSource pour les FPGA :)
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How to Design Your Own Chip? How to build your chip for free? It is possible … (with Matt Venn) – Welldone Blog

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Open Source FPGA Foundation -

Le front de libération des FPGA version international !
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MJoergen formal

Plein d'exemple de verif formel en VHDL avec symbiYosys.
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Formal verification in VHDL using PSL - VHDLwhiz

À noter en passant que GHDL a lun support (partiel) du PSL.
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L'éco-conception, levier de la performance pour l'électronique et l'IoT - DÉMATÉRIALISÉ Le 15 avril 2021

Nos produits et services sont de plus en plus connectés dans une démarche d'apport de valeur fonctionnelle. Et dans certains cas, ils permettent même de réduire les impacts environnementaux des systèmes. Face à ces enjeux, comment évaluer et réduire l'empreinte environnementale des produits et services numériques ?

Ce Morning Live abordera :

Éco-conception, de quoi parle-t-on ? Quels sont les enjeux pour le secteur des systèmes électroniques connectés ?
Retour d'expérience SNCF : GreenLab4IoT, un objet connecté éco-conçu
Comment aborder la problématique de l'éco-efficience sur un sujet aussi complexe ? Approche en cycle de vie et multicritères
Retour d'expérience Babycook : Éco-conception d'un produit électronique
Comment valoriser l'éco-conception ? Retours d'expérience business
Comment lancer votre démarche ?

Intervenants :

François NAIMO - Responsable R&D - BEABA
Jason POULAIN - Directeur de Mission IoT, ITNOVEM Direction Générale SNCF
Jean-Baptiste PUYOU - Directeur Général - EVEA
Gwenaëlle SOUFFRAN - Responsable du Pôle Numérique EVEA

Programme et inscription

vlsistuff

Plein de script python3 utiles pour le développeur vlsi.
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Cocotb Bus Functional Models | Verification Horizons

Un simple BFM avec cocotb
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Chisel et UVM

Un projet d'allier Chisel avec UVM
Pour les explications c'est par là : https://github.com/chiselverify/documentation/tree/master/presentations
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Chips4Makers.io – PDKMaster v0.1 release and FreePDK45 example

PDKMaster, le PDK (pour la conception d'ASIC) open-source bricolé par un gus dans son garage !
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Formal Assertion based Verification in Industrial Setting

Un bon tutoriel sur la Vérification Formelle
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fpga_pio

Une implémentation en Verilog du processeur PIO de la Pico Pi.
C'est une implémentation «off» inspiré de la spec officielle, mais visiblement on peut déjà faire de l'uart ou de l'i2s avec.
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[Webinaire] L'artisanat et les objets connectés - DÉMATÉRIALISÉ Le 18 mars 2021

Les objets connectés sont aujourd'hui de plus en plus présents dans notre quotidien, et dans l'artisanat.
Intégrer l'« Internet Of Things » (IOT) peut être une opportunité pour vos produits et votre activité mais cela ne s'improvise pas.

A travers ce webinaire organisé par la Chambre des Métiers de la Région Auvergne Rhône-Alpes et co-animé avec CAP'TRONIC et Pôle Aten, découvrez :

✔️ Comment transformer vos produits ou votre activité via les technologies des objets connectés ?

✔️ Les avantages concurrentiels que cela peut procurer

✔️ Les conditions optimales de réalisation

En présence de l'entreprise ADIAL et présentation du projet Screedlight de l'entreprise FLUIDICHAPE.

Informations et inscription

trabucayre/openFPGALoader: Universal utility for programming FPGA

Ça y est, vous avez terminé votre beau projet FPGA qui vous a pris tant de temps à simuler, synthétiser, ...
Vous avez enfin votre bitstream tout chaud, il ne reste plus qu'à le charger dans le FPGA.
Et là c'est le drame, il faut trouver la bonne option dans le logiciel constructeur, avoir les bonne autorisations sur le port série/usb, ... et surtout avoir le câble officiel qui va bien avec la marque.

Ça c'était avant openFPGALoader.
#openFPGALoader est un logiciel libre permettant de configurer n'importe quel FPGA avec n'importe quelle sonde du marché. Et en plus, le transfert est beaucoup plus rapide qu'avec les «outils constructeurs».
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Tales from Beyond the Register Map: FOSSi Fever 2020

Que s'est il passé dans le domaine du FPGA libre pour Olof en 2020.
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Chisel multiplication of 2 UInt with same size. Serial addition way of multiplication.

Exemple de multiplication «lente» en chisel (avec des sommes).
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Square Root in Verilog | Project F - FPGA Development

Racine carrée en Verilog
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